निर्माण:

टेपआउट (TO): विनिर्माण के लिए अंतिम GDSII फ़ाइलों को फाउंड्री में जमा करने को संदर्भित करता है।

पूरा मुखौटा: विनिर्माण प्रक्रिया में उपयोग किए जाने वाले सभी मास्क को एक विशिष्ट डिजाइन के लिए तैयार किया जाता है।

MPW (मल्टी प्रोजेक्ट वेफर): एक ही वेफर को साझा करने वाली कई परियोजनाएं, जिसका अर्थ है कि एक ही विनिर्माण प्रक्रिया एक साथ कई आईसी डिजाइनों के लिए उत्पादन कार्यों को संभाल सकती है।

MPW (मल्टी-प्रोजेक्ट वेफर) में अन्य पार्टियों के साथ मास्क सेट साझा करना शामिल है, जबकि फुल मास्क में मास्क सेट का विशेष उपयोग शामिल है। उच्च जोखिम वाले चिप्स के लिए, MPW से शुरू करने से फुल मास्क उत्पादन शुरू करने से पहले परीक्षण करने की अनुमति मिलती है, अगर सब कुछ ठीक है।

सीट: एमपीडब्ल्यू रन में, उपलब्ध न्यूनतम क्षेत्र एक "शटल" पर सीटों के समान है, जहां प्रतिभागी एक या कई "सीटों" का चयन कर सकते हैं। प्रत्येक "सीट" 3 मिमी x 4 मिमी स्थान के अनुरूप है।

फाउंड्री चिप निर्माण में विशेषज्ञता रखने वाले निर्माता, जैसे कि TSMC, SMIC और UMC, को फाउंड्री के रूप में जाना जाता है। इसके विपरीत, फैबलेस कंपनियाँ, जिनमें बिना निर्माण सुविधाओं वाले डिज़ाइन हाउस शामिल हैं, उत्पादन के लिए इन फाउंड्री पर निर्भर हैं।

वफ़रवेफर अर्धचालक पदार्थ का एक पतला, गोल टुकड़ा है जिसका उपयोग एकीकृत परिपथों के निर्माण के लिए आधार के रूप में किया जाता है।

Умеретьवेफर डाइसिंग के बाद, प्रत्येक व्यक्तिगत चिप को एक कार्यात्मक माइक्रोचिप बनने के लिए एक पैकेज में समाहित किया जाना चाहिए।

टुकड़ा：अंतिम पैकेज्ड चिप.

टक्कर"बम्पिंग" का तात्पर्य सोल्डर बम्प्स के निर्माण से है। वेफर सतह पर बम्प्स (जैसे सोना, टिन-लेड या लेड-फ्री) बढ़ने के बाद, इसका उपयोग आमतौर पर फ्लिप-चिप पैकेजिंग प्रक्रियाओं के लिए किया जाता है।

तार का जोड़वायर बॉन्डिंग, जिसे वायर बॉन्डिंग या वायर इंटरकनेक्शन के रूप में भी जाना जाता है, धातु के तारों (जैसे सोने या एल्यूमीनियम के तार) का उपयोग करने और एकीकृत सर्किट के भीतर ठोस-अवस्था कनेक्शन स्थापित करने के लिए गर्मी या अल्ट्रासोनिक ऊर्जा को लागू करने की प्रक्रिया को संदर्भित करता है, चिप्स को सर्किटरी या लीड फ्रेम से जोड़ता है।

पलटें काटनाफ्लिप चिप, जिसे डायरेक्ट चिप अटैचमेंट के नाम से भी जाना जाता है, में I/O पैड पर सोल्डर बम्प्स जमा करना शामिल है। फिर चिप को पलटा जाता है और सोल्डर बम्प्स को पिघलाने के लिए गर्म किया जाता है, जिससे सिरेमिक सब्सट्रेट के साथ कनेक्शन बनते हैं।

CP(चिप जांच): प्रत्यक्ष वेफर परीक्षण में प्रत्येक डाई को पूरे वेफर पर परीक्षण करना शामिल है ताकि यह सुनिश्चित किया जा सके कि प्रत्येक डाई मूल डिवाइस विशेषताओं या डिज़ाइन विनिर्देशों को पूरा करती है। इसमें आमतौर पर वोल्टेज, करंट, टाइमिंग और कार्यक्षमता का सत्यापन शामिल होता है। यह फैब सुविधा की विनिर्माण प्रक्रिया क्षमताओं का आकलन करने के लिए कार्य करता है।

FT(अंतिम परीक्षण): यह चिप के कारखाने से निकलने से पहले का अंतिम चरण है। इसमें पैकेज्ड चिप्स का परीक्षण शामिल है, जिसका परीक्षण CP (चिप जांच) परीक्षण और पैकेजिंग के पूरा होने के बाद किया जाता है। FT परीक्षण का उपयोग पैकेजिंग सुविधा की विनिर्माण क्षमताओं का आकलन करने के लिए किया जाता है।

वेफर-स्तरीय सीपी परीक्षण के लिए, यदि कोई डाई दोषपूर्ण पाई जाती है, तो इससे पैकेजिंग और सब्सट्रेट की अनावश्यक लागत से बचा जा सकता है।

CP परीक्षण पूरा होने के बाद भी पैकेजिंग प्रक्रिया के दौरान चिप के खराब होने की संभावना बनी रहती है। इसलिए, किसी भी खराब चिप की पहचान करने और उसे हटाने के लिए FT परीक्षण आवश्यक है।

प्राप्ति चिप्स की उपज विनिर्माण प्रक्रिया से निकटता से जुड़ी हुई है। चिप्स में विफलता की संभावना होती है, जो उनके आकार के साथ बढ़ती है - चिप जितनी बड़ी होगी, विफलता की संभावना उतनी ही अधिक होगी।

IP（बौद्धिक संपदा）：एकीकृत सर्किट डिजाइन में, यह एक सत्यापित, पुन: प्रयोज्य और फ़ंक्शन-विशिष्ट एकीकृत सर्किट के पूर्ण कार्यात्मक मॉड्यूल को संदर्भित करता है।

लाइसेंसिंग शर्तों के आधार पर आईपी को दो श्रेणियों में वर्गीकृत किया जा सकता है: लाइसेंस और वफादारी।

लाइसेंसइस आईपी का उपयोग करने की अनुमति, इसकी लाइसेंस शर्तों द्वारा दी गई है।

रॉयल्टीउपयोगकर्ताओं द्वारा इस आईपी का उपयोग करने के बाद, प्रति चिप रॉयल्टी देय होती है।

IP चिप्स के मूलभूत निर्माण खंड हैं, जैसे USB, PCIe, CPU, और अन्य। संपूर्ण चिप इन IP को एकीकृत करती है, जिससे जटिल कार्यक्षमताएँ सक्षम होती हैं। सार IP के पुनः उपयोग में निहित है, जो लाखों या अरबों गेट वाले चिप्स विकसित करने के लिए महत्वपूर्ण है।

समाजसिस्टम ऑन चिप (SoC) CPU, बस, पेरिफेरल्स आदि जैसे घटकों को एक ही चिप में एकीकृत करता है। उदाहरण के लिए, एक स्मार्टफोन प्रोसेसर एक परिष्कृत SoC का उदाहरण है।

डिज़ाइन:

रजिस्टर-ट्रांसफर लेवल (RTL) यह एक हार्डवेयर विवरण भाषा है जिसका उपयोग सिंक्रोनस डिजिटल सर्किट का वर्णन करने के लिए किया जाता है।

netlist：RTL को गेट-स्तरीय डिज़ाइन बनने से पहले नेटलिस्ट में संश्लेषित किया जाना चाहिए।

एसडीसी(सिनॉप्सिस डिज़ाइन चिप) : SDC डिज़ाइन द्वारा प्रदान की गई एक फ़ाइल है जिसकी संश्लेषण उपकरणों को RTL को नेटलिस्ट में बदलने के लिए आवश्यकता होती है। SDC में वर्णित प्रमुख पहलुओं में चिप ऑपरेटिंग आवृत्ति, चिप IO टाइमिंग, डिज़ाइन नियम, विशेष पथ और जाँच से छूट वाले पथ आदि शामिल हैं।

स्थिरइसका मतलब है कि इसे अब और नहीं बदला जा सकता है। उदाहरण के लिए, "RTL फ्रीज" इंगित करता है कि कोड को अंतिम रूप दिया गया है, और "नेटलिस्ट फ्रीज" का अर्थ है कि नेटलिस्ट को लॉक कर दिया गया है और इसे आगे संशोधित नहीं किया जा सकता है।

सत्यापनमुख्य ध्यान चिप सत्यापन पद्धति पर है, जो सत्यापन RTL और संदर्भ मॉडल के बीच स्थिरता सुनिश्चित करता है।

सिमुलेशनसिमुलेशन में आम तौर पर वेवफॉर्म उत्पन्न करना शामिल होता है जो चिप की कार्यक्षमता, सत्यापन और बिजली की खपत सहित वास्तविक दुनिया के परिदृश्यों को सहज रूप से प्रतिबिंबित करता है।