제조:

테이프아웃(수신): 제조를 위해 최종 GDSII 파일을 주조소에 제출하는 것을 의미합니다.

풀 마스크: 제조과정에서 사용되는 모든 마스크를 특정 디자인에 맞춰 제작한 것을 말합니다.

MPW (멀티 프로젝트 웨이퍼): 동일한 웨이퍼를 공유하는 여러 프로젝트. 즉, 단일 제조 프로세스로 여러 IC 설계에 대한 생산 작업을 동시에 처리할 수 있습니다.

MPW (Multi-Project Wafer)는 마스크 세트를 다른 당사자와 공유하는 반면, FULL MASK는 마스크 세트를 독점적으로 사용하는 것입니다. 위험도가 높은 칩의 경우 MPW로 시작하면 모든 것이 확인되면 전체 마스크 생산을 시작하기 전에 테스트할 수 있습니다.

좌석：MPW 달리기에서 이용 가능한 최소 면적은 참가자가 하나 또는 여러 개의 "좌석"을 선택할 수 있는 "셔틀"의 좌석과 유사합니다. 각 "좌석"은 3mm x 4mm의 공간에 해당합니다.

주조 : TSMC, SMIC, UMC 등 칩 제조 전문 제조사를 파운드리라고 합니다. 대조적으로, 제조 시설이 없는 디자인 하우스를 포함하는 팹리스 회사는 생산을 위해 이러한 파운드리에 의존합니다.

웨이퍼: 웨이퍼는 집적회로 제조의 기초로 사용되는 얇고 ​​둥근 반도체 소재입니다.

Mourir：웨이퍼 다이싱 후 각 개별 칩을 패키지에 캡슐화하여 기능성 마이크로칩이 되어야 합니다.

Chip：최종 패키지 칩입니다.

추돌: "Bumping"은 납땜 범프가 형성되는 것을 의미합니다. 웨이퍼 표면에 범프(예: 금, 주석-납 또는 무연)를 성장시킨 후 플립칩 패키징 공정에 일반적으로 사용됩니다.

와이어본딩：와이어 본딩 또는 와이어 상호 연결이라고도 알려진 와이어 본딩은 금속 와이어(예: 금 또는 알루미늄 와이어)를 사용하고 열 또는 초음파 에너지를 적용하여 집적 회로 내의 고체 연결을 설정하고 칩을 회로 또는 리드 프레임.

플립칩: 직접 칩 부착이라고도 알려진 플립 칩은 I/O 패드에 납땜 범프를 증착하는 작업을 포함합니다. 그런 다음 칩을 뒤집고 가열하여 솔더 범프를 녹여 세라믹 기판과 연결합니다.

CP(칩 프로빙): 직접 웨이퍼 테스트에는 전체 웨이퍼의 개별 다이를 테스트하여 각 다이가 기본 장치 특성 또는 설계 사양을 충족하는지 확인하는 작업이 포함됩니다. 여기에는 일반적으로 전압, 전류, 타이밍 및 기능 검증이 포함됩니다. 이는 팹 시설의 제조 공정 능력을 평가하는 데 사용됩니다.

FT(최종 테스트): 칩이 공장에서 출고되기 전 마지막 단계입니다. CP(Chip Probe) 테스트 및 패키징을 완료한 후 테스트하는 패키지 칩 테스트를 포함합니다. FT 테스트는 포장 시설의 제조 능력을 평가하는 데 사용됩니다.

웨이퍼 레벨 CP 테스트의 경우 다이에 결함이 있는 것으로 밝혀지면 불필요한 패키징 및 기판 비용이 발생하지 않습니다.

CP 테스트가 완료된 후에도 패키징 과정에서 칩 불량이 발생할 가능성이 여전히 존재합니다. 따라서 결함이 있는 칩을 식별하고 제거하려면 FT 테스트가 필요합니다.

수율 ：칩의 수율은 제조 공정과 밀접하게 연관되어 있습니다. 칩에는 오류 확률이 있으며 크기에 따라 증가합니다. 칩이 클수록 오류 가능성이 높아집니다.

IP(지적 재산): 집적 회로 설계에서 검증되고 재사용이 가능하며 기능별 집적 회로의 완전한 기능 모듈을 의미합니다.

IP는 라이선스 조건에 따라 라이선스와 로열티라는 두 가지 범주로 분류될 수 있습니다.

특허: 라이선스 조건에 따라 부여된 이 IP 사용 권한입니다.

왕족: 사용자가 해당 IP를 활용한 이후에는 칩당 로열티를 지불하게 됩니다.

IP는 USB, PCIe, CPU 등과 같은 칩의 기본 구성 요소를 구성합니다. 전체 칩은 이러한 IP를 통합하여 복잡한 기능을 가능하게 합니다. 핵심은 수천만, 심지어 수십억 개의 게이트가 있는 칩을 개발하는 데 중요한 IP 재사용에 있습니다.

SOC(시스템 온 칩): 시스템 온 칩(SoC)은 CPU, 버스, 주변 장치 등과 같은 구성 요소를 단일 칩에 통합합니다. 예를 들어, 스마트폰 프로세서는 정교한 SoC의 예입니다.

설계:

레지스터-전송 레벨(RTL) ：동기 디지털 회로를 기술하는 데 사용되는 하드웨어 기술 언어입니다.

넷리스트:RTL은 게이트 레벨 디자인이 되기 전에 넷리스트로 합성되어야 합니다.

TCS（Synopsys Design Chip) ：SDC는 합성 도구가 RTL을 넷리스트로 변환하는 데 필요한 디자인에서 제공하는 파일입니다. SDC에 설명된 주요 측면에는 칩 작동 주파수, 칩 IO 타이밍, 설계 규칙, 특수 경로, ​​검사 면제 경로 등이 포함됩니다.

고정：더 이상 변경할 수 없다는 의미입니다. 예를 들어, "RTL 동결"은 코드가 완료되었음을 나타내고 "netlist 동결"은 넷리스트가 잠겨 더 이상 수정할 수 없음을 의미합니다.

확인：주요 초점은 칩 검증 방법론에 있으며, RTL 검증과 참조 모델 검증 간의 일관성을 보장합니다.

시뮬레이션：시뮬레이션에는 일반적으로 칩 기능, 검증, 전력 소비 등 실제 시나리오를 직관적으로 반영하는 파형을 생성하는 작업이 포함됩니다.